高速SerDes链路SI设计方法分析

当今最高串行带宽系统的信号完整性SI工程师面临着诸多挑战例如实现30 Gb/s的非归零码NRZ和28 Gb/s的脉冲幅度调制PAM-4链路。此外由于对数字带宽的巨大需求每个系统的链路数量持续增长这进而增加了印刷电路板PCB的布线拥塞和串扰。为了应对这些趋势通过首先广泛了解串行器/解串器SerDes在各种潜在通道配置下的能力来实现必要的设计目标具有显著优势。实现设计目标是一项多方面的工作。最重要的是设计后的SerDes链路要在目标数据速率下工作该速率通常是SerDes电路在“合理”通道上能够达到的最大速率。实现设计目标的另一个方面是采用易于制造的PCB叠层配置。通常与PCB所支持器件的总成本即“物料清单”相比PCB的制造成本微乎其微。因此一般不会仅仅为了最小化PCB成本而强调PCB易于制造的要求。相反将电路板复杂度最小化主要是为了确保PCB能够快速制造。多年来观察到由于复杂电路板设计带来的生产问题PCB经常出现交付延迟。本文所述的SerDes链路建模方法与之前的链路分析方法本质上相反。因此非正式地将这种新方法称为“倒置”设计流程。在之前的设计流程中对过孔进行建模使得反射电压S11小于约-12 dB然后将每个通道的过孔数量限制为2个如果使用隔直电容则限制为4个。然后会指定一种可用的最低损耗材料这种材料有助于制造高层数PCB随后使用提取的模型对潜在的边缘链路进行仿真。很少尝试更高层次的链路性能建模因为基于PCB模型提取很难做到这一点。然而之前的设计流程并没有让对整体链路性能有深入的了解。尽管如此这种方法在过去十年中对非常有用因为没有检测到SerDes链路故障。事后看来显然在许多情况下过度设计了但在链路故障的情况下更高技术含量的PCB所增加的成本很容易抵消调试和重新进行PCB设计及组装的高昂成本。无源channel性能分析为便于讨论如图1所示示例链路性能曲线基于一个非常简单的通道该通道使用三个带状线段通过两个过孔拼接在一起。这个特定的通道是“PCB内部”的意味着它包含在单个PCB内。这些新方法有望扩展到更复杂的通道例如跨背板的通道等这些通道需要更多的PCB带状线段以及多个连接器。稍后将描述如何对包含其组成部分的通道进行建模但目前链路性能通常由一条划定SerDes链路故障位置的线来定义即该线上方/下方的性能组合分别为故障/正常链路。故障链路违反了40毫伏的高眼图模板如图2的眼图所示将其选为合格/不合格标准。忽略了发射器TX抖动因此没有眼宽违规。对于未来的系统设计应用将包含TX抖动并且链路合格/不合格标准将根据IC供应商的要求选择无论是眼图模板、浴盆曲线等。首先忽略了常见的通道损伤例如SerDes TX和接收器RX电容以及封装模型。预计并在后来观察到当添加这些约束时性能曲线会向下和向左移动。然而所建模通道的简单性有助于更好地理解性能趋势并简化下面描述的主题。图1中呈现的基准性能曲线显示了RX具有0、3和12个判决反馈均衡器DFE抽头时的趋势。数据是使用三种具有不同复杂程度的过孔模型生成的其细节将在后面讨论。一旦系统架构师选择了IC技术通常会使用该IC技术可用的DFE抽头数量创建一组性能曲线除非建立了额外的约束例如通过使用更少的抽头来限制SerDes功耗。为简单起见初始性能曲线是在不使用TX均衡、仅使用DFE作为RX均衡的情况下计算的。这些性能曲线通常是在10 Gb/s的数据速率下创建的但已经证明这些曲线与数据速率无关因为正如后面将要解释的所有电性能和物理标准都按奈奎斯特频率即等于SerDes数据速率一半的频率进行缩放。此外使用了是德科技先进设计系统ADS的TX和RX模型显然这些模型没有考虑频率差异这从链路性能与频率无关的观察中可以推断出来。将链路性能曲线定义为过孔反射电压和总带状线衰减以dB为单位的函数。本文中dB的定义是一致的所包含的图表明dB单位等于电压幅度的20倍对数以10为底。这些定义是最合适的并且对于一般的SI设计界来说可能也是如此因为PCB通道中的任何过孔短截线和过孔的其他伪影都会产生大部分反射电压。此外带状线损耗通常占PCB通道插入损耗的大部分。通过查看图1中的基准链路性能曲线可以明显看出两个趋势。首先正如预期的那样DFE在克服带状线损耗方面是有效的。此外增加DFE抽头对性能的影响会逐渐减小使用3个抽头可以额外允许6 dB的带状线损耗而需要使用12个抽头才能再获得6 dB的带状线损耗容限。其次错误地看起来过孔的反射电压会显著降低链路性能。然而从图1中可以推断出一个令人惊讶的结果尽管反射电压非常大链路仍然可以正常工作。通道模型中使用的各种过孔模型是无损耗的或者几乎是无损耗的。因此利用功率守恒原理假设没有辐射发射可以使用反射电压来计算每个过孔的插入损耗。例如给定反射电压为-3 dB则过孔插入损耗为3 dB。然而即使通道中有两个这样的过孔链路仍然可以正常工作尽管可能勉强正常。为了防止链路故障带状线插入损耗必须降低约6 dB——但这种损耗抵消了两个过孔的插入损耗之和。这一发现表明过孔的非常高的反射电压对链路性能几乎没有影响即大的电压反射不会导致眼图闭合并导致链路故障。尽管此处未提供细节但两个过孔之间的脉冲响应反射持续时间更短幅度远低于非电抗不连续性的反射——这种效应允许具有高电容过孔的链路保持正常工作。图1 – 基准链路模型的链路性能曲线图2 – 带模板的眼图SerDes通道模型这项工作的目标是确定简化链路性能曲线生成过程的方法同时将链路性能与特定的PCB材料和过孔技术分离开来。的意图是以尽可能简单和非物理的术语定义带状线和过孔模型以便链路性能曲线可以通用从而实现多种好处例如无论目标PCB技术如何它们都有用。完全与物理定义分离且仅由电性能定义的模型被称为“基础模型”。相反传统的SI建模方法几乎完全使用基于物理的模型进行SerDes链路分析。的基础模型根据单位间隔UI长度即比特周期、高频特性阻抗以及单独的介质损耗和金属损耗来定义传输线。还指定了一个频率通常是奈奎斯特频率在该频率下这些损耗和电长度将根据频率相关的电阻、电感、电容和电导RLCG来解释。基础传输线模型的金属损耗定义为单独的直流DC和趋肤效应AC损耗之和。还尝试添加表面粗糙度损耗但初始瞬态响应并不准确。承认对于高数据速率应用纳入表面粗糙度效应至关重要因此希望继续改进该模型。传输线模型定义为非耦合差分对并在ADS中创建为子电路如图3-a所示。其中f1 奈奎斯特频率HzLen 线路的电长度UILskew 差分长度之间的偏移UIZohf 高频特性阻抗欧姆dBRdc 直流电阻线路损耗dBdbRac f1处的交流电阻线路损耗dBdbGac f1处的交流介质线路损耗dB为了考虑介质和趋肤效应损耗以求解作为频率函数的分布式RLCG。通过与ADS TLINP模型由基础参数和物理参数定义获得完美关联所得到的传输线模型在频率和瞬态仿真中表现出预期的行为如图4所示。图3 – 基础带状线和过孔模型a由损耗成分、电长度、偏移和阻抗指定的传输线模型b具有以dB指定的回波损耗和串扰的简单耦合差分过孔模型图4 – 基础带状线与ADS TLINP模型的比较通常的SI分析几乎完全针对与PCB技术互连的SerDes链路。因此SerDes通道的关键部分包括PCB过孔因此需要为这种物理结构寻找基础模型。开发过孔基础模型的方法是从最简单的实例开始并根据需要增加复杂度。基础过孔模型的精度要求非常严格如果使用基础模型获得的链路性能曲线与使用全波电磁仿真提取的物理模型生成的曲线匹配良好则认为基础模型的复杂度是足够的。该模型的示意图如图5-a所示。该模型有两个差分过孔因此也可以仿真串扰然而添加的差分过孔对过孔性能的影响最小。四种不同模型的反射电压如图5-b所示。在反射电压曲线上叠加了直线以估计宽带反射电压BRV这是用于从动态反射电压响应估计有效反射电压的方法。图5 – 用于预测反射电压如图所示和串扰的示例3D电磁模型众所周知一阶近似下带有短截线的PCB过孔表现出过度的电容特性。因此基础过孔模型的最简单电路表示是集总电容其值与给定频率下物理过孔模型的BRV匹配。具有单极点的集总电容的反射电压将表现出电压幅度随频率单调增加因此与物理过孔的频率相关反射电压几乎没有相似之处。然而如前所述只关心将基础模型和物理模型应用到SerDes通道中时会产生相同的链路性能曲线。基础过孔模型的ADS实现如图3-b所示。该模型需要奈奎斯特频率和该频率下的反射电压。使用简单方程解析计算实现指定反射电压所需的电容值。该模型具有两个相同值的相同电容以表示差分过孔对以及一个重复的电容对通过耦合电容连接这些电容对以提供一种建模从一个干扰源到受害过孔对的串扰的方法。使用四个物理3D过孔模型中的一个创建了如图1所示的2过孔通道然后使用过孔实现为集总电容模型重复分析其中奈奎斯特频率下的BRV与3D表示的性能匹配同时将过孔串扰设置为可忽略的值。在图6中观察到对于具有非常长的短截线的两个过孔频率域中的通道反射电压在物理模型和基础模型之间的相关性相当好而对于具有最短短截线的过孔相关性则相当差。相反对于短截线插入损耗相关性良好而对于较长的过孔短截线相关性较差。还绘制了40 Gb/s的脉冲响应如图7所示用于通道损耗比较的同一通道。使用物理过孔模型的脉冲响应比使用电容模型的脉冲响应延迟因为物理过孔模型有一些带状线从模型中引出并且过孔桶本身比集总电容增加了电长度。通常对于两个短过孔短截线使用物理模型与电容模型产生的脉冲响应相似并且随着过孔短截线长度的增加差异更大。图6 – 通道S11和S21——比较过孔使用简单电容模型与3D模型图7 – 40 Gb/s脉冲响应——比较过孔使用简单电容与3D模型尽管使用物理模型与电容模型的无源通道行为在频率域和时间域中都缺乏相关性但回顾图1很明显使用这些集总电容模型创建的链路性能曲线与使用物理过孔模型生成的曲线匹配良好。应当注意生成这些链路性能曲线的过程在某种程度上是主观的因为目视检查每个仿真的结果寻找模板违规。此外组成链路性能曲线的每个数据点都是通过设置过孔反射电压或总带状线插入损耗的损耗然后以1 dB为增量扫描另一个变量获得的。因此预期精度分辨率约为/- 0.5 dB因此可能存在略有不同但四舍五入后相差1 dB的情况。最大的差异可能出现在过孔反射电压非常高的地方。据推测经验丰富的SI工程师不会故意允许实施具有如此高反射电压的过孔。例如历史上对最大允许过孔反射电压的指导范围是-12至-9 dB。无源通道行为研究使用简单基础模型的倒置设计流程方法使得研究通道设计的各个方面变得非常容易。现在讨论四个具体的案例研究。目标不是详尽地评估无源通道设计的所有方面而是研究几个特定主题以确定链路性能的结果是否符合的预期。一个主要的结论是使用此过程可以高效地进行案例研究因为它们在实际系统的SI分析中出现。此外许多这些案例研究可用于验证链路性能曲线的准确性和稳健性。Case Study 1 – Via Spacing本研究试图确定过孔间距是否影响链路性能。DFE任意设置为使用3个抽头。初步发现表明在研究的三种情况下链路性能基本没有变化结果如图8所示。从25 UI的固定总通道长度开始并放置过孔1在通道中间间距为2 UI2等间距间距为8.33 UI3通过23 UI的过孔到过孔间距放置在距离TX和RX 1 UI内。预期结果是等间距过孔应该提供更好的性能因为放置在一起的过孔会通过在过孔对之间的短带状线段上产生大的往返反射来增加插入损耗纹波因为该线段的衰减最小。同样曾预期放置在TX和/或RX附近的过孔会导致过孔和IC电容之间的往返反射。然而在初始分析中通道模型中没有包含IC电容和封装效应因此反射被IC终端吸收。之前已经注意到当过孔放置得非常接近时插入损耗纹波会显著增加。本研究表明与这个简单链路的预期结果相反过孔间距对链路性能几乎没有影响。随后的一些建模令人惊讶地表明添加TX和RX电容以及封装模型并没有明显影响这一结果。图8 – 过孔位置对链路性能的影响Case Study 2 – Stripline Loss Mechanisms在本研究中评估了链路性能对不同类型损耗机制的敏感性结果如图9所示。这里因变量定义为DFE抽头的数量。应当注意所有插入损耗都是在奈奎斯特频率下定义的。为简化此案例移除了过孔以更好地隔离各种带状线损耗条件的影响。首先定义了一个基准模型其中损耗平均分配在介质和金属趋肤效应损耗机制上。接下来当所有通道损耗都分配给趋肤效应时链路性能下降了约2 dB。然而当所有损耗都分配给介质时链路性能提高了约5 dB。因此全介质损耗的情况比全趋肤效应损耗的情况提供了大约7 dB的更好性能。这些观察结果是在假设6个DFE抽头的情况下做出的。使用更少的抽头会导致更小的性能差异而使用更多的抽头会产生更大的性能差异。目前尚不清楚为什么会出现这些性能差异。可能的原因是与作为频率平方根函数的趋肤效应损耗相比DFE可以更好地均衡与频率相关的线性介质损耗。更有可能的是由于两种损耗机制的频率依赖性宽带介质损耗低于趋肤效应损耗并且性能与这些宽带损耗从直流到奈奎斯特频率的关系更密切。图9 – 不同带状线损耗机制对链路性能的影响Case Study 3 – Differential Skew第三个研究的主题是差分偏移。在本研究中结果如图10所示DFE设置为使用3个抽头差分通道偏移在0、0.1、0.3和0.5 UI的水平上变化。分析是使用表现出-4 dB反射电压每个过孔的过孔进行的以及通道中不使用过孔的第二种情况。结果表明无论模型中是否使用过孔对于0.3 UI和0.5 UI的偏移带状线损耗容限分别下降约1 dB和2 dB。在链路性能明显受损之前0.2 UI的通道偏移是实际限制。这里呈现的结果表明可以容忍更高的偏移前提是通过例如降低最大允许带状线损耗可以抵消因共模转换而损失的差分信号。这种解释需要谨慎因为高水平的偏移会产生非常大的共模电压这可能导致额外的RX性能下降。图10 – 链路性能对P/N偏移的敏感性Case Study 4 – Adding Vias Into the Channel在第四个也是最后一个示例中记录了向通道中添加2、3和4个过孔的情况下的链路性能。在这种情况下DFE设置为使用3个抽头。在过去的设计中有灵活性只需在PCB叠层中添加布线层以避免添加层转换过孔来跨越被阻塞的通道。在行业内尽量减少层转换过孔使用的建议已被广泛采用[5][6][7]。使用之前描述的SerDes链路设计流程很容易高度自信地确定是否可以添加层转换过孔来绕过布线阻塞。例如注意图11中如果过孔反射电压可以保持在-8 dB以下那么使用2对过孔与4对过孔时的性能没有显著变化。图11 – 链路性能——两个、三个和四个过孔Incorporating Crosstalk Into Link Performance Modeling随着SerDes链路速度和密度的增加串扰将成为更大的关注点。如前所述基础通道模型在创建链路性能曲线方面被证明非常有用。然而这些模型没有解决串扰问题而串扰需要以某种方式加以考虑以便准确估计链路性能。为简单起见在本工作中假设大部分串扰来自耦合过孔并且PCB和封装设计使得带状线串扰可以忽略不计。如图12-a所示的相反方向通道直接向受害通道注入近端串扰NEXT。如图12-b所示的相同方向通道直接向受害通道注入远端串扰FEXT。并非直接注入RX的一些串扰可能会从过孔和其他通道损伤反射回RX因此通常应该考虑NEXT和FEXT。图12 – 通道串扰——近端和远端示例a近端串扰NEXTb远端串扰FEXT受害通道和干扰通道通常不会沿着通道的整个长度耦合在一起。相反干扰通道可能在TX附近注入噪声而不同的干扰通道可能在RX附近注入噪声而这些相应的干扰通道在其他方面与受害通道不耦合。此外每组过孔例如球栅阵列BGA封装下方的引脚场breakout可能有多个干扰源向受害通道注入串扰。尚未开始汇总所有串扰源但迄今为止已经研究了耦合过孔结构内串扰注入的模型准确性。分析串扰是一项复杂的工作或许基础模型可以最大限度地减少进行彻底串扰分析所需的工作量。因此在本节中研究快速建模串扰的方法以帮助广泛理解串扰行为。考虑到包含串扰的最简单基础模型可能是通过在受害节点和干扰节点之间添加交叉耦合电容来扩展过孔的集总电容基础模型如图13-a所示。早些时候指出对于基础模型与时间和/或频率“已知良好”响应的良好匹配并不是严格要求而是使用基础模型时链路性能曲线必须准确。这些评估是基于使用隔离通道模型的观察结果。将此原则应用于串扰耦合通道最相关的指标是使用基础串扰模型会使链路性能曲线降级类似于使用3D模型时的情况。然而使用耦合电容模型的链路性能曲线与使用3D模型的曲线匹配不佳。因此需要一种不同的方法来创建改进的基础模型以更好地表示过孔串扰。根据之前的经验过孔串扰的行为类似于电感耦合。这一观察结果是合理的因为PCB电源和接地平面捕获了受害过孔和干扰过孔之间的电场因此大大降低了这些过孔之间的电容耦合。然而这些平面没有为返回电流提供连续路径因此这些平面在受害过孔和干扰过孔之间提供的电感屏蔽非常小。因此尝试在受害过孔和干扰过孔之间使用电感耦合。电感耦合电路需要自电感因此将并联电容电路改为串联电感电路在干扰电感和受害电感之间使用互耦合系数如图13-b所示。串联电感和并联电容电路的时域反射电压幅度相同但极性相反。同样两个电路的频率响应具有相同的幅度响应但相位响应相差180度。因此忽略串扰发现使用电感或电容过孔模型时链路性能曲线密切匹配并不令人惊讶。这些观察结果促使尝试使用过孔的耦合电感模型尽管通常电容性的过孔被建模为电感性的但这可能提供更准确的串扰建模精度。电容和电感模型的串扰幅度响应随频率变化相同如图13-c所示其中将自定义模型的串扰因子设置为20 GHz时的-46 dB。不幸的是对于高反射电压值串扰低于模型中方程指定的值因为的方程假设过孔模型的电抗对串扰没有影响。因此注意到当反射电压从-15 dB上升到-2 dB时指定的串扰会降低几个dB。还发现耦合过孔的电感模型在考虑串扰对链路性能曲线的影响时不准确。这一结果并不令人惊讶因为无论使用电容还是电感过孔模型都使用类似的方程来指定串扰。然而串扰响应极性从使用电容电路时与正NEXT和FEXT同相图13 d/e转变为使用电感电路时与负NEXT和正FEXT反相图13 f/g。这一结果表明使用电感耦合传输线作为创建基础耦合过孔模型的手段可以产生准确的串扰效应。图13 – 简单电感和电容电路的串扰行为研究了一种准物理模型该模型由一条传输线组成用于表示从PCB顶部到带状线引出的过孔桶另外添加了一条短传输线来模拟过孔桶短截线的行为。这种模型如图14所示。该模型的输入是过孔桶和过孔短截线长度、过孔的差分特性阻抗、过孔周围PCB材料的介质以及串扰因子。目前串扰因子是手动调整的直到仿真的串扰与3D模型的串扰匹配良好。最终希望实现串扰的明确定义而不是需要调整的任意因子但首先必须解决该模型的可行性。图14 – 用于建模差分过孔对中串扰的耦合传输线t线图14中的方程将用户提供的参数转换为ADS CLINP耦合传输线模型的定义。一个耦合对表示差分对的受害和干扰正侧。另一个耦合对表示差分对的受害和干扰负侧。尽管差分过孔的耦合强度通常比串扰耦合幅度强20 dB但正/负对实际上并不耦合。忽略差分对耦合简化了模型并且如果使用平衡良好的信号应该不会影响整体建模准确性。参考图15对于具有较长过孔短截线的情况“t线”过孔模型的反射电压与3D模型的反射电压比较良好但对于较短的过孔短截线匹配度较低。认为这种差异与简化t线过孔模型中未表示的真实3D结构的影响有关例如带状线穿过反焊盘空隙[3]连接到过孔桶的电感行为以及过孔桶底部的终端焊盘。可以在只有顶部和底部端口的过孔模型中消除这些带状线和焊盘结构并对该3D结构进行建模以获得与t线过孔模型非常匹配的结果未显示。图15 – 过孔模型反射电压S11比较——耦合t线与3D串扰模型参考图16t线和3D过孔模型的频率相关串扰在FEXT方面几乎完全匹配但在四个不同模型的NEXT方面匹配度不高且不一致。在时间域或频率域中FEXT不依赖于干扰源信号的驱动方向但为了完整性包含了所有结果。图16 – 过孔模型频率域比较——耦合t线与3D串扰模型使用3D模型和t线过孔模型的仿真S参数绘制了电压阶跃响应中的串扰如图17所示。如果干扰脉冲从焊球侧即从PCB表面顶部驱动则使用t线过孔模型的结果与使用3D模型的NEXT匹配第一列非常接近。然而如果从带状线驱动干扰阶跃电压则NEXT匹配第三列在脉冲幅度方面相当差。使用t线模型的FEXT串扰响应与使用3D模型的响应相当接近。图17 – 过孔模型时间域比较——耦合t线与3D串扰模型如果能够开发出具有准确串扰的简单过孔模型那么确定如何使用该模型来评估对链路性能的影响可能是有用的。将此过孔模型添加到通道模型中直接仿真影响链路性能的串扰是否有意义对于具有数百个链路且每个链路有许多串扰干扰源的复杂系统如何实现串扰建模是否有一种方法可以确定串扰对眼图闭合的影响从而无需在链路仿真中直接包含串扰例如某些现有链路标准中使用的均方根RMS求和方法仍在研究适应串扰对SerDes链路影响的最佳方法。然而进行了初步分析该分析可用于利用频率域串扰结果外推串扰对链路性能的影响。为了更全面地理解串扰行为图18中的结果展示了将频率域串扰转换为脉冲响应的时间域串扰的有效性。本研究是在10 GHz的奈奎斯特频率用于左侧的频率域数据和相关的20 Gb/s数据速率用于图右侧的时间域数据下进行的。频率数据以毫伏表示而不是以dB表示以便直接与时间域串扰峰峰值电压进行比较。所有这些结果都基于t线过孔模型该模型在频率和瞬态分析中应该表现得非常好而3D仿真在瞬态仿真中历来存在精度问题。t线过孔模型允许扫描过孔短截线长度这是这些图的因变量轴。获得频率域串扰的一个问题是串扰随频率变化——通常在期望的测量频率点呈现“谷值”。因此另外提供了一个“宽带”值其中串扰是在奈奎斯特频率下沿穿过频率相关串扰“峰值”的直线获取的。这种方法类似于前面描述的BRV方法。从这些结果来看一般来说基于频率的串扰可以很好地转换为使用脉冲响应观察到的串扰尽管对于较长的短截线长度FEXT驱动带状线的情况在某种程度上低估了瞬态仿真中观察到的串扰。结果表明将频率域串扰外推到时间域串扰有一定的希望至少对于时间域串扰是根据对脉冲激励的响应的峰峰值来测量的情况是如此。的最终目标是将频率域串扰外推到眼图闭合或其他链路性能指标。当初始尝试将串扰模型添加到通道中以建模眼图闭合时没有成功因为很难测量仅几毫伏的额外眼图闭合。例如可以将串扰耦合增加一个数量级以尝试准确测量眼图闭合。由于串扰引起的眼图闭合是与比特流模式相关的宽带函数因此如果有一种简单而准确的方法可以从频率域的串扰预测眼图闭合那将是很有意义的。图18 – 耦合t线过孔模型的串扰——频率域与时间域总结由于本文的重点是链路分析过程因此提醒读者不要直接使用具体结果因为通道模型是不完整的具有有限的TX和RX均衡目的是更清楚地呈现建模过程。建议通过添加IC电容、一级封装模型、预期的过孔数量以及系统中使用的任何连接器使用基本完整的通道对链路进行建模。最后的主要建议是开始系统SerDes链路设计过程时首先创建链路性能曲线并使用这些曲线选择PCB技术、通道拓扑等。为了方便起见应使用基础模型进行特定研究以验证这些链路性能曲线。现在很好地理解了如何在不同的PCB技术中实现基础带状线模型并且还可以很容易地将基础过孔模型的反射电压品质因数与物理PCB过孔设计等同起来。引入了基础模型的使用以加快链路性能曲线的创建和进行特定研究。然而基于物理的模型也可以用于倒置链路设计流程具有不同程度的成功和增加的工作量。往期推荐高速SerDes链路高布线密度封装中的隔离设计优化SerDes高速接口在BGA封装上SI设计考虑因素SerDes 56Gbps 封装设计信号质量优化评估超25 Gbps高速SerDes封装BGA Pattern FEXT/NEXT设计Electro-Optic Serdes SI分析设计02-Serdes系统结构组成Serdes系统中CTLE技术的介绍Multi-lane SerDes电源根据转移阻抗/耦合噪声进行PDN设计SERDES高速链路PCB设计的信号完整性考虑高速serdes接口在FCBGA封装设计上的Crosstalk问题的考虑以太网信号的电路建模及其在电磁兼容性与信号完整性分析中的应用56Gbps以太网Socket组件通道信号完整性分析PCB过孔 Stub 位置对高速串行链路的SI性能影响112G PAM4/56G NRZ芯片封装互连设计和SI性能56Gbps I/O接口的电源完整性考量D-PHY接口特性的信号完整性仿真分析超高密度IO Fan-out设计优化信号完整性与电源完整性的性能高速信号中符号间干扰ISI的成因、影响与缓解策略DC-blocking电容对PCIE Gen3信号完整性的直流漂移效应MIPI C-PHY 标准学习----一种通用多信号传输方案